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VHDL中什么是可综合的数据类型,可综合具体是什么...

个人认为, 就是最终可以用FPGA内部寄存器的逻辑来实现 比如,加法、减法、乘法、赋值什么的都是可综合的, 但是如,文件读写等仅能在仿真中使用,不可能烧写到FPGA中去。

在QuartusⅡ中输入源程序之后,在点击类似于播放的图标之后,就对程序进行全程编译,若编译成功则可综合,不成功则不可综合。简而言之,可综合就是设计程序无错、逻辑合乎、结构合乎、器件适配、文件匹配、设计项目能匹配到目标器中去。

所谓综合是指将较高层次的描述转换成较低层次的描述。可综合就是可以将当前层次的描述转换成更低层次的描述。

编译、精细化、综合是数字系统设计中的概念,而VHDL只是数字系统设计中的一种硬件描述语言。 所谓编译(Compile)是借用软件系统中的概念,在数字系统设计中,是指包含多个环节的一个完整过程。这些环节主要有:分析(Analysis)、精细化(Elabortion...

VHDL提供了6种预定义的运算操作符,分别是:赋值运算符,逻辑运算符,算术运算符,关系运算符,移位运算符,并置运算 符。 VHDLl赋值运算符: 在VHDL中,赋值运算符用来给信号、变量和常数赋值。赋值运算符包括以下3种: 给矢量中的某些位赋值,...

除非在硬件中设计了延时电路,否则需要采用时钟信号来设计基于寄存器级联的延迟赋值。

不可综合的情况都有说明的

综合器应该指的是将你的代码转换成网表文件的工具。 不管FPGA还是做IC都需要经过综合这个步骤。 综合器比较有名的是SYNPLIFY Altera Quartus和Xilinx ISE也有综合的功能。

硬件描述语言HDL(Hardware Describe Language) HDL概述 随着EDA技术的发展,使用硬件语言设计PLD/FPGA成为一种趋势。目前最主要的硬件描述语言是VHDL和Verilog HDL。 VHDL发展的较早,语法严格,而Verilog HDL是在C语言的基础上发展起来的一种...

很明显是A相与,楼上二位是学政治的吧?!

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